PCIe 5.0 第5代PCIe技术PCIe5.0速度是 PCIe 4.0 的两倍，并具有向下兼容性。PCIe 5.0 协议分析仪能够支持 32GT/秒的数据链路速度操作，同时具有卓越的内存、存储容量和分段功能，可捕获更大容量的上行和下行流量。
什么是 PCIe 5.0？
第 5 代快速周边组件互连称为 PCI Express 5.0。它也称为第 5 代 PCIe、PCIe 5、PCI v5 或简称为 PCIe 5.0。PCIe 技术于 2003 年首次推出，现已成为使用点对点访问总线将高速组件连接到主板的标准接口。
在 PCIe 3.0 和 PCIe 4.0 相隔 7 年之后，PCI Express 5.0 规范的开发和发布紧随 4.0 之后，带宽又增加了 2 倍。PCI-SIG 已经发布了最终的 PCIe 5.0 标准。
创建 PCIe 5.0 生态系统
2019 年 PCIe 5.0 的发布日期只是实施过程中的众多渐进步骤之一。对定义系统集成实践至关重要的 PCIe Gen 5 卡机电 (CEM) 规范仍在开发中，预计将于 2020 年底全面发布。初步的合规性和互操作性测试也必须成功完成。这些额外的里程碑可能会将第一批经认证的 PCIe 5.0 商用产品的推出时间推迟至 2021 年年中。
由于 PCIe 已集成到当今使用的几乎所有类型的计算系统中，PCI Express 5.0 的共生客户和供应链基础设施包括电子、计算、数据存储和电子商务行业中的许多世界上最大的公司。这包括支持 PCIe Gen 5 功能的知识产权 (IP) 供应商、交换机和重定时器制造商，以及 PCIe 5.0 主板、存储设备和图形控制器供应商。这些重要的构建模块为数据中心和其他基础网络部署提供了先进的计算机系统和硬件。
PCIe 5.0 早期采用的细分市场
预期并非所有企业和细分市场将同时采用 PCI Express Gen 5 技术。IP 市场将需要早期验证功能，以确保 FPJ 或硅格式的功能。CPU、以太网和精选加速器细分市场也将在 PCIe 5.0 的早期推广中发挥重要作用。数据中心服务器和高性能计算 (HPC) 基础设施已经在努力满足不断增长的带宽和延迟需求，一旦 PCIe Gen 5 技术面世，它们将迅速吸收其固有优势。
5PCIe 5.0 协议分析用户
更快的验证和调试周期对于加快上市时间至关重要。这为执行验证和确认的系统集成团队以及致力于鉴定组件和解决互操作性问题的调试团队创造了对高级 PCIe Gen 5 协议分析工具的更大需求。设备、驱动程序和应用软件的性能调优团队也从先进的 PCIe 5.0 协议分析功能中获得了丰厚的投资回报。
PCIe Gen 5 速度
PCIe 的速度倍增减惯例与 PCIe 5.0 的发布保持一致。PCIe 5.0 使用自 PCIe 3.0 版以来的标准 128b/130b 编码方法，将在每个方向上提供 64 GB/秒的吞吐量。由于 PCIe 技术允许数据全双工双向流动，因此两个方向的总吞吐量加起来达到 128 GB/秒。
PCIe 3.0 之前的编码标准是 8b/10b，这意味着 8 位数据被编码并作为 10 位数字传输。这进而产生了 20% 的性能开销因子，将 2.5 GT/秒的原始比特传输速率降低到仅为 2.0 Gbit/秒的净带宽。这个更有效的 1.5% 开销因子在 PCIe 5.0 编码惯例中仍然有效。
PCIe 5.0 挑战
伴随 PCIe 5.0 发布而来的改进和规范更改进一步放大了许多 PCIe 架构挑战，使测试和开发活动变得复杂化。这包括将发射机（发射）抖动降低 2 倍的要求和将参考时钟抖动降低 3 倍的要求。
在 PCIe 5.0 中，信号丢失仍然是一个持续的架构挑战。重定时器、重驱动器和替代印刷电路板 (PCB) 基材是硬件设计人员可用来减轻这些问题的一些具有成本效益的选项。可以使用重定时器来重新传输信号，也可以使用重驱动器来放大信号，这两种方法都可以提高链路的物理覆盖范围。
PCI Express 5.0 规范定义的信道损耗预算为 36db，仅比 PCIe 4.0 阈值高出约 28%。PCIe 技术固有的插入损耗在 PCIe 5.0 版本中继续存在，因此 FR4 PCB 结构所经历的损耗水平已不再适用，而像 MEGTRON 这样的替代材料（成本高达 FR4 的 2.5 倍）已成为强制性材料。PCI Express 5.0 的信道要求也要求为发射器（发射）和接收器（接收）设计新的均衡电路，并且电压和定时的接收通道裕度已成为强制要求。
PCIe 5 与 PCIe 4
在从 PCIe 4.0 到 PCI Express 5.0 的过渡中，速度翻倍、向后兼容和加速发布周期是构建实施策略的三个基本支柱。
启用或支持提速的新功能优先于其他建议或请求的更改。例如，需要更改 EIEOS 和数据比特率定义才能实现速度提升，但编码方法和目标比特误码率 (BER) 等基本 PCIe 元素保持不变。信令和加扰方案也与 PCIe Gen 4 保持一致，并在可能的情况下利用现有的发射器（发射）和接收器（接收）测试方法将实施影响降至最低。
尽管强调上市时间和兼容性，PCIe 版本 4.0 和 5.0 之间的其他重要设计更改必然会影响配套硬件和测试实践。其中包括具有二阶响应的时钟数据恢复 (CDR) 和仅与表面贴装 PCBA 封装兼容的 CEM 连接器，尽管它在附加卡接口处保持向后兼容。PCI Express 5.0 还通过修改的 TS1/TS2 序列支持替代协议。
PCIe 4.0 和 PCIe 5.0 标准之间的一致性因 4.0 标准的发布时间过长而变得更加必要，因为网络环境和带宽需求继续在后台展开。这实际上保证了两个标准之间的重叠期，使得设计和测试实践的通用性对于平稳过渡至关重要。
PCIe 5.0 物理层更新
除了 PCI Express Gen 5 版本附带的更严格的抖动要求、信道损耗预算约束以及通道电压和时间裕度要求外，速度提高还需要额外的物理层更改，同时还包括其他改进，以保持与以前的 PCIe 版本所需的向后兼容性。
有序集更改是 PCI Express 5.0 规范版本附带的一项重要修改。EIEOS 有序集用于帮助退出电气空闲状态。在 PCIe Gen 5 惯例中，用于每个 PCIe 4.0 有序对的熟悉的 16 个 0 和 1 的模式变成了对每个通道重复的 32 个 0 和 1。背靠背（重复）EIEOS 信号是 PCIe 5.0 协议的额外更改。数据流起始有序集 (SDS) 也已更新，因此接收方可以清楚地区分 PCI Express Gen 5 数据流起始点。
训练序列 (TS1/TS2) 受益于旨在促进 PCIe Gen 5 速度倍增的创新新选项。训练序列是链路建立和均衡 (EQ) 的必要先导，但随着有序集通过每个速度支持增量（从 2.5 GT/秒开始并逐步移动到 32.0 GT/秒 PCIe Gen 5 速度），训练序列也可能导致延迟。为了解决这个难题，提供了EQ 旁路选项，以基本上“跳过”中间速度均衡级别，或者通过使用“无 EQ”选项立即转换到 L0 活动数据传输状态来完全省略均衡。
PCIe Gen 5 的改进型 TS1 和 TS2 也增加了新的字段，用于替代协议标识和增强的预编码支持。一旦系统和设备之间的协商成功，链路就可以立即以支持的最高速度进入 L0 状态，并开始使用协商的备用协议传输数据。如果替代协议协商失败，系统可以快速恢复到主干 PCIe 5.0 协议。
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