金属外壳的产品在接地情况下，理论上不论是抗干扰特性EMS还是自身辐射EMI都能够有一定提升。从回流本质来说，金属外壳接地改变了信号的回流路径，对于外部干扰信号来说，干扰信号的回流路径主要依靠PCBA的GND平面耦合到铜板，再有铜板回到发射信号的地；当金属外壳接地情况下，大部分外部干扰信号将会通过外壳，外壳到接地点，再由接地点回到干扰信号的地，实现干扰信号的回流，这点不仅仅适用于ESD，对于其他的RI类干扰，也同样适合。
外壳不接地 外壳接地
下面以一篇实例分析。
实验现象：在对产品如下处进行±10KV放电时，主机本身已经外壳接地，显示屏画面均有机率出现卡死现象，显示屏重新上下电，无法恢复，摄像头重新插拔，可以恢复，不满足实验等级Class C。
实验现象分析：
若产品本身外壳接地，当静电进入产品后，会汇入到外壳接地点/PCBA的地，最终进入铜板，再由铜板回到干扰信号的地，实际产品回流路径分析：
1.通过外壳，直接流入到外壳接地点，再由外壳接地点回到铜板；
2.通过外壳，进入产品其他金属部件，在金属部件跟外壳搭接良好（接地点尽可能多）情况下，会直接流入外壳，再到外壳接地点，再到铜板；若跟外壳搭接存在较大阻抗（跟金属外壳存在较大缝隙，螺丝钉对应的PCBA未露铜等），该部分干扰信号将有可能增加进入PCBA，增加对PCBA的干扰；
3.通过外壳，直接/耦合到PCBA，再由PCBA的GND直接/耦合到铜板，实现信号回流。
我们分析，路径3其实是不期望的路径，我们最期望的路径是1，或者2的内部金属部件跟外壳良好接触情况下的路径。
发现内部金属板跟外壳的搭接处存在较多的缝隙点，该缝隙点对于频率较高的信号能够实现较为理想的回流，但是对于频率没有那么高的信号，则较难以实现回流，我们尝试将这些缝隙用铜箔包裹住，充分降低该金属板跟外壳的接触阻抗……
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1. 控制走线长度控制走线长度，顾名思义，即短线规则，在进行PCB设计时应该控制布线长度尽量短，以免因走线过长引入不必要的干扰，特别是一些重要信号线，如时钟信号走线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓朴结构。
2. 尽量避免走线形成自环PCB设计时，要注意信号线在不同层间形成走线自环路，尤其在多层板布线时，信号线在各层之间交叉走线，形成自环路的几率较大，自环路会造成辐射干扰。
3.地环路最小原则地环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的过孔，将双面信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
4.高速信号屏蔽设计对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多用于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
5.避免“天线效应”一般不允许出现一端浮空的布线，主要是为了避免产生“天线效应”，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。6.倒角规则PCB 设计中应避免产生锐角和直角，产生不必要的辐射，同时工艺性能也不好。所有线与线的夹角应≥135°。
7.避免不同电源层重叠不同电源层在空间上要避免重叠，主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层……
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Normal Read是任何串行NOR Flash都支持的读模式，也是最简单的一种模式，但在i.MXRT的FlexSPI外设里配置这种模式会存在关于Dummy Cycle设置的一个小误区，且听痞子衡道来：
关于FDCB及lookupTable相关知识详见痞子衡旧文 《从头开始认识i.MXRT启动头FDCB里的lookupTable》。现在我们尝试准备一个使能Normal read的FDCB头，Flash器件就以华邦W25Q64JWS-IQ为例，查看其数据手册，找到如下Normal read时序图：
从Normal read时序图里可以看出，其仅包含命令序列、地址序列、读数据序列、停止序列共四个子序列，与Fast Read Quad I/O SDR时序相比少了模式序列和Dummy序列，因此示例FDCB如下。经i.MXRT1050-EVKB板子实测，这个示例FDCB是可以正常用于启动的。
按照文章 《实抓Flash信号波形来看i.MXRT的FlexSPI外设下AHB读访问情形（无缓存）》 第二小节里的软硬件测试环境，我们测试无缓存下的 memcpy((void *)0x, (void *)0x, 8); 语句执行在Flash端时序如下（为便于捕捉Flash信号，实际测试时SCK频率降到了30MHz）：
在配置Fast Read Quad I/O SDR时序的lookupTable里，我们常常会根据不同的Flash器件特性在Dummy子序列里填入不同的Cycle数值。现在我们配置的是Normal read时序，有人可能会保留Dummy子序列，但是将其参数值设0（如下代码所示），根据字面理解，这样似乎也没问题，但在FlexSPI外设里，这样是不行的，这就是关于Dummy Cycle的误区……
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KiCad 版本：7.0.6操作系统版本：Win10
错误描述：
KiCad 原理图 ERC 检查出现错误，错误提示下：
类型为电源输出和电源输出的引脚已连接。
相关原理图内容如下：
错误原因：
电源输出和电源输出连接到了一起。
解决办法：
去掉两个电源输出中的一个，这里我选择，去掉 +5V 的电源输出标志。
去掉+5V 电源的电源标识
KiCad 是一款用于印刷电路板设计的自由软件，最初由法国人Jean-Pierre Charras于1992年推出，现由KiCad开发者团队维护。KiCad目前支持英语、法语、德语、意大利语、中文、日语等23个语言版本……
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这个应该算是对之前的RS485的最后一段总结了，之前一直没有搞懂的就是如果A-B之后处于-200mv~200mv会不会解析不正常？
因为按照485的协议标准，A-B信号大于+200mv为高电平，A-B信号差值小于-200mv为低电平。所以信号介于-200mv和+200mv之间时，接收器输出不定态（可能高也可能低），会导致数据错误。
那么之前分析的RS485的自收发电路，在并联匹配电阻后，基本没有高电平的驱动能力，照理来说是无法判断为高电平的，但是事实上芯片是可以正常通讯的，A-B波形如下，在并联120欧姆电阻后（因为并联了电阻分压，120欧姆电阻上分压值很小）：
今天看ADI的介绍说这种能正常判断，是因为接收芯片内部集成了失效保护功能。可以把门限判断降到-50mV，即大于50mV为高电平，小于-200mV为低电平，这样就是可以实现短路和开路保护，而这个自收发电路也恰恰利用的就是这个功能。
这样虽然并联匹配电阻后无法正常输出高电平（大于200mV），但是只要接收端的RS485芯片内置了这个失效保护功能，那么就可以正常识别从机发送的信号。
带有失效保护功能的芯片：
ADM3485、SP485E、MAX3485、SN75276、MAX3080等等，这些芯片还是蛮不错的，带这个失效保护功能（有的也叫in open，AB总线短路保护和开路保护）。
不带失效保护的芯片：
例如SN75176、MAX1487等，这种不带失效保护，用起来要格外当心，比如接收端如果用的是这种芯片，那么要是上面那个示波器那个波形，那是肯定要出问题的，肯定解析会出问题的
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