时钟配置代码（时钟配置方法）



FPGA数字电子钟—VHDL 设计

• 1、设计任务及要求：
• 2、设计原理
• 3、方案设计
• 4、系统时序仿真与分析
• 5、硬件下载与测试

设计任务：设计一台能显示时、分、秒的数字钟。
具体要求如下：
（1） 由实验箱上的时钟信号经分频产生秒脉冲；
（2） 计时计数器用 24 进制计时电路；
（3） 可手动校时，能分别进行时、分的校正；
（4） 整点报时；
设计要求：
（1） 采用 VHDL 语言描述系统功能，并在 QUARTUS II 工具软件中进行仿真，下 载到 EDA 实验箱进行验证。
（2） 编写设计报告，要求包括方案选择、程序代码清单、调试过程、测试结果 及心得体会。

3.1、 系统RTL图设计

3.2 代码编写与调试

1、主程序：

2、报时模块：

3、分频模块：

4、秒计时模块：

5、分计数模块：

6、小时计数模块：

7、按键消抖模块：

4.1、时序仿真的步骤与方法
（1）确认Quartus II中的仿真工具是否指向Modelsim所在路径
（2）打开波形仿真器
（3）设置波形仿真时间区域
（4）波形文件存盘
（5）将工程CLOCK的端口信号节点选入波形编辑器中
（6）设置激励信号波形
（7）启动仿真器
（8）观察仿真结果

4.2、仿真波形与分析

由上图可知：一个时钟脉冲，分模块输出就加一，刚好十进制计满6次，当分模块输出达到60，产生一个大小为1的进位，并立刻清零。重新等待时钟脉冲，重复十进制计数6次。同时，设置了一个分校正模块，可以对分模块进行设置。从仿真波形来看，符合设计要求。

由上图可知：一个时钟脉冲，时模块输出就加一，刚好两个十进制和一个四进制一共计满24次，当时模块输出达到24，不会产生进位，但会等待来自分模块的下一个进位，若此时输入进位信号，时模块立刻清零。重新等待时钟脉冲，重复计满24次。同时，设置了一个时校正模块，可以对时模块进行设置。从仿真波形来看，符合设计要求。

本次我们使用的硬件是Cyclone Ⅲ系列的EP3C10E144C8芯片，Cyclone Ⅲ是一款65nm低成本FPGA，利用TSMC的65nm低功耗(LP)工艺，Cyclone III FPGA提供丰富的逻辑、存储器和DSP功能，功耗更低。在可编程逻辑发展历史中，Cyclone III FPGA比其他低成本FPGA系列能够支持实现更多的应用。

5.1、引脚设置如下：

5.2、实验测试结果：

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